Pipelines et caches : notions abordées
  • Pipelines
    • Le pipeline à 5 étages du MIPS
    • Problèmes des pipelines:
      • Aléas structurels
      • Aléas de données
      • Aléas de contrôle
  • Caches
    • Protocoles synchrones, semi-synchrones et asynchrones
    • Echanges Mémoire RAM / Processeur
    • Elimination des états d'attente (wait state)
    • Hiérarchie des mémoires (coût / performance)
    • Caches à correspondance directe

最后修改: 2017年09月12日 星期二 18:53